電流劣化を保護する読取り基準手法

专利摘要:
メモリデバイス（１００）のビットセル（１１２）に記憶されたデータ値を検知するために一組の基準セル（１１４、１１５、２１４、２１５）が使用される。事象（３０２）に対応して、その組の最高出力を供給する基準セルが後続のメモリアクセス処理に使用される基準セルとして選択される。残りの基準セルは、最初の非劣化状態または非劣化状態に近い状態に復帰しうるようにディセーブルされる。各後続の事象において、一組の基準セル（１１４、１１５、２１４、２１５）が再評価されてその時点で最高出力を供給する基準セルを識別し、メモリデバイス（１００）はこうして識別された基準セルを利用するように再構成されうる。あるいは、次の期間に使用される基準セルは、所定の選択方式または任意の選択方式を用いて選択されうる。読取り基準を供給するために基準セルを交互に使用するとともに一組の有効な基準セル（１１４、１１５、２１４、２１５）の中の残りの基準セルをディセーブルすることによって、読取り基準が最小閾値を下回る可能性が低減されうる。
公开号:JP2011514615A
申请号:JP2010550709
申请日:2009-01-26
公开日:2011-05-06
发明作者:エイ． カバッシ、マルコ；ジェイ． スイズデク、ロナルド；ム、フーチェン
申请人:フリースケール セミコンダクター インコーポレイテッド；
IPC主号:G11C16-04

专利说明:

[0001] 本開示は、一般に、メモリデバイスに関し、より具体的には、基準セルを利用した不揮発性メモリデバイスに関する。]
背景技術

[0002] 不揮発性メモリ（ＮＶＭ）デバイスは、典型的に、各ビットセルがデータの対応するビットを記憶するビットセルのアレイからなる。各ビットセルは、一般に、電荷を蓄積しうる１つまたは複数のトランジスタとして構成されてトランジスタの制御電極電圧とドレイン電流との関係に影響を与える。トランジスタは電荷をクリアすることによって１つの状態（たとえば、論理「１」）に消去され、トランジスタはトランジスタに電荷を蓄積することによって別の状態（たとえば、論理「０」）に「プログラム」される。したがって、トランジスタによって「記憶された」ビット値は、トランジスタの制御電極への読取り電圧の印加に対応して基準（電流または電圧のいずれか）をトランジスタのドレイン電流と比較することによって検知され、「記憶された」値は、ドレイン電流が読取り基準よりも大きい場合に１つの状態（たとえば、論理「１」または「消去された」状態）であると判断され、ドレイン電流が読取り基準よりも小さい場合に別の状態（たとえば、論理「０」または「プログラムされた」状態）であると判断される。]
発明が解決しようとする課題

[0003] 従来のＮＶＭアーキテクチャでは、読取り基準を発生するために基準セルを利用し、それによって、基準セルは、検知されているビットセルの特性を厳密に模倣すべくデータを記憶するために使用されるビットセルと似た構造にしてある。しかし、基準セルによって出力される基準電流は、典型的に、動作中に減少する。いくつかの条件下で、基準セルによって出力される読取り基準のこの劣化は、誤った読取りおよび書込み処理をもたらす可能性がある。連続処理またはほぼ連続的な処理のメモリを有する実施は、基準セルの劣化を特に受けやすい。したがって、メモリデバイスのビットセルを検知する基準セルの改良された実施方法が有利であることになる。]
図面の簡単な説明

[0004] 本開示の少なくとも１つの実施形態に従って互換性のある基準セルを利用した不揮発性メモリ（ＮＶＭ）デバイスを示すブロック図である。
本開示の少なくとも１つの実施形態に従って図１のＮＶＭデバイスの基準セルアレイおよび基準コントローラの実施を示す回路図である。
本開示の少なくとも１つの実施形態に従ってＮＶＭデバイス内のビットセルを検知する複数の基準セルの１つを選択する方法を示すフローチャートである。
本開示の少なくとも１つの実施形態に従ってＮＶＭデバイス内のビットセルを検知する複数の基準セルからの基準セルの事象ベースの選択を示すグラフである。
本開示の少なくとも１つの実施形態に従ってＮＶＭデバイス内のビットセルを検知する複数の基準セルからの基準セルの別の事象ベースの選択を示すグラフである。] 図１
実施例

[0005] 添付の図面を参照することによって、本開示はよりよく理解されるかもしれず、本開示の数多くの特徴および利点が当業者に明らかになるかもしれない。同じ参照記号を異なる図面において使用することによって、類似の項目または同じ項目を示す。]
[0006] 前述のように、基準セルは、典型的に、その出力電流が連続処理中に減少するように劣化する。十分な処理期間を所与として、この劣化は基準セルの出力電流を最小閾値以下に低下させてメモリアクセス処理中にエラーを生じさせる可能性がある。劣化した基準セルの潜在的な出力電流が劣化発生前の最初の出力電流またはほぼ最初の出力電流まで時間とともに増加するような処理電圧では、基準セルがディセーブルされるかあるいは給電されなくなると、基準セルは、典型的に、復帰（または「緩和」）することを本発明者らは発見している。さらに、イネーブルされたときの基準セルの劣化速度とその後にディセーブルされたときの対応する緩和速度は、多くの場合、実質的に比例しており、多くの場合、所与の周囲温度に対して実質的に等しくなる可能性があることを本発明者らは発見している。したがって、少なくとも１つの実施形態において、不揮発性メモリ（ＮＶＭ）デバイスのビットセルに記憶されたデータ値を検知するために一組の基準セルが使用される。事象に対応して、その組の最高出力（電流、あるいは電圧）を供給する基準セルは、後続のメモリアクセス処理に使用される基準セルとして選択される。その組の基準セルの残りの基準セルは、それらの最初の劣化状態またはほぼ最初の劣化状態まで復帰しうるようにディセーブルされる。各後続の事象において、一組の基準セルは、その時のその組の最高出力電流を供給する基準セルを識別するために再評価されうるし、ＮＶＭデバイスはこうして識別された基準セルを利用するように再構成されうる。読取り基準を供給するために最高出力電流（あるいは、電圧）を有する基準セルを利用するとともに残りの基準セルの１つまたは複数が復帰しうるように残りの基準セルをディセーブルすることによって、読取り基準が最小閾値以下に低下される可能性が低減または排除されて、ビットセルへのメモリアクセス処理中のエラーの可能性が少なくなる。]
[0007] 説明を容易にするために、本開示の方法は、実施例を背景に記載され、検知基準は基準電流を備え、検知基準は２つの基準セルの一方の出力電流として選択されうる。しかし、本開示の方法は、本開示の範囲から逸脱することなく基準電圧を背景としてあるいは３つ以上の選択可能な基準セルを有する実施において利用されうる。]
[0008] 図１は、本開示の少なくとも１つの実施形態に従って不揮発性メモリ（ＮＶＭ）デバイス１００を示す。ＮＶＭデバイス１００は、特定用途向け集積回路（ＡＳＩＣ）、または他のスタンドアロン・メモリ・デバイスなど、１つまたは複数の独立した集積回路（ＩＣ）として実施されうる。あるいは、ＮＶＭデバイス１００は、たとえば、システム・オン・チップ（ＳＯＣ）として実施されるマイクロプロセッサまたはマイクロコントローラなど、別のデバイスにおいて実施されうる。] 図１
[0009] 図示された実施例において、ＮＶＭデバイス１００は、ＮＶＭアレイ１０２と、検知増幅器１０４と、アクセス管理モジュール１０６と、基準セルアレイ１０８と、基準コントローラ１１０とを含む。基準コントローラ１１０およびアクセス管理モジュール１０６は、たとえば、状態機械などのハードウェアベースの構成部品（たとえば、ディジタル論理構成部品）として構成されうる。ＮＶＭアレイ１０２は、ＮＶＭアレイ１０２の複数のビットセル１１２を備えるビット・セル・マトリクスを含む。ＮＶＭアレイ１０２は、たとえば、薄膜記憶装置（ＴＦＳ）アーキテクチャ、高Ｋ誘電体またはナノ結晶アーキテクチャ、窒化物ベースアーキテクチャ、抵抗性メモリアーキテクチャ、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）・アーキテクチャなど、様々な不揮発性メモリ・セル・アーキテクチャのいずれかを含みうる。説明を容易にするために、ＮＶＭアレイ１０２は、４×４ビット・セル・アレイとして図示さているが、実施において、ＮＶＭアレイ１０２は、典型的に、実質的にさらに多くのビットセルを含む。]
[0010] ＮＶＭアレイ１０２は、供給されるアドレス（信号ＡＤＤＲ）に基づいてＮＶＭアレイ１０２の記憶場所にアクセスするように構成される。少なくとも１つの実施形態において、各記憶場所は、複数のビット値からなるデータ値を記憶するためのデータフィールドを含む。検知増幅器１０４は、供給される基準電流ＲＥＦ＿Ｉに基づいてアクセスされる記憶場所で一組のビットセルに記憶されたビット値を検知し、記憶場所で検知されたビット値をデータ値ＤＡＴＡ［ｎ−１：０］として供給するように構成される。特定の記憶場所にアクセス中に、電圧が記憶場所の複数のビットセルの各々の制御電極に印加され、検知増幅器１０４は対応するビットセルの結果として生じるドレイン電流を基準電流ＲＥＦ＿Ｉと比較する。ビットセルのドレイン電流が基準電流ＲＥＦ＿Ｉよりも大きい場合、ＤＡＴＡ［ｎ−１：０］の対応ビットに対する検知増幅器１０４の出力は、対応ビットセルに記憶された論理「１」の検知を示すために、たとえば、論理「１」としてアサートされる。逆に、ビットセルのドレイン電流が基準電流ＲＥＦ＿Ｉよりも大きくない場合、対応するビットに対する検知増幅器１０４の出力は、対応ビットセルに記憶された論理「０」の検知を示すために、たとえば、論理「０」としてアサートされる。したがって、ＤＡＴＡ［０：ｎ−１］値のビットの各々に対して検知された値は、対応ビットセルのドレイン電流と基準電流ＲＥＦ＿Ｉとの関係に基づいている。]
[0011] 基準セルアレイ１０８は、複数の基準セル（たとえば、基準セル１１４および１１５）を含み、各基準セルは、ＮＶＭアレイ１０２のビットセルを検知するときに基準電流ＲＥＦ＿Ｉとして使用するために選択されうる出力電流（たとえば、ＩＡおよびＩＢ）を供給することができる。図１は２つの基準セルを有する基準セルアレイ１０８を示すが、２つよりも多い基準セルが利用されうる。さらに、基準セルアレイ１０８は、ＮＶＭアレイ１０２の種々のセクターなどの下位区分に対して種々の組の選択可能な基準セルに具体化されうる。少なくとも１つの実施形態において、基準セルアレイ１０８の基準セル１１４および１１５とＮＶＭアレイ１０２のビットセル１１２とは、基準セル１１４および１１５がビットセル１１２の特性を模倣しうるように同じセル構成を有する。] 図１
[0012] 基準コントローラ１１０は、電源投入事象、リセット事象、経過時間またはサイクル数、関連プロセッサによる特定命令の実行、関連プロセッサにおける特定割込みの発生、ＮＶＭデバイスの特定メモリアドレスへのアクセスなど、所定事象の発生に対応する事象インジケータを受け取るための入力を含む。所定事象の発生を示す事象インジケータのアサーションに対応して、基準コントローラ１１０は、信号ＣＯＮＦＩＧをアサートすることによって構成モードを開始する。構成モード中、基準コントローラ１１０は、一組の基準セルに対してどの基準セルが最高出力電流を発生するかを判断する。基準コントローラ１１０は、識別済みの基準セルをイネーブルされた状態に保って残りの基準セルの復帰を促すために残りの基準セルをディセーブルする。ＮＶＭアレイ１０２へのメモリアクセス処理では、基準コントローラ１１０は、その組のイネーブルされた基準セルの出力電流を基準電流ＲＥＦ＿ＩとしてＮＶＭアレイ１０２のビットセルに記憶されたデータを検知する検知増幅器１０４に供給する。]
[0013] 図２は、本開示の少なくとも１つの実施形態に従って図１の基準セルアレイ１０８および基準コントローラ１１０の実施を示す。図示された実施例において、基準セルアレイ１０８は、２つまたはそれ以上の電流（図２における電流ＩＡおよびＩＢ）を供給するように構成された規定構成２０１を含み、これらの電流の一方はＮＶＭアレイ１０２（図１）のビットセルの検知に使用される基準電流ＲＥＦ＿Ｉとして選択される。] 図１ 図２
[0014] 図示された実施例において、規定構成２０１は、ワード・ライン・ドライバ２０６と、ワードライン２０７およびワードライン２０８と、ビットライン２０９およびビットライン２１０と、一組の４つの基準セル２１２、２１３、２１４、および２１５と、比較器２１６と、電流和モジュール２１８とを含む。基準セル２１４および２１５（それぞれＲＥＦＡおよびＲＥＦＢ）は、動作基準セルであり、基準セル２１２および２１３は、基準セルアレイ１０８がＮＶＭアレイ１０２（図１）と同じアレイアーキテクチャを有しうるように実施される非動作セル（すなわち、「ダミーセル」）である。基準セル２１４は、ビットライン２０９に接続された第１の電流電極と、電圧基準（たとえば、グラウンド）に接続された第２の電流電極と、ワードライン２０７に接続された制御電極とを備えるフローティング・ゲート・トランジスタを含む。基準セル２１５は、ビットライン２１０に接続された第１の電流電極と、電圧基準に接続された第２の電流電極と、ワードライン２０８に接続された制御電極とを含む。基準セル２１２および２１３は、ビットライン２０９および２１０に接続されていない。特定の１つのフローティングゲートの実施が基準セル２１２〜２１５に関して示されるが、他の基準セルアーキテクチャが本開示の範囲から逸脱することなく実施されうる。実例で説明すると、各基準セルは、２つまたはそれ以上のフローティング・ゲート・トランジスタを並列に含みうる。] 図１
[0015] 電流和モジュール２１８は、ビットライン２０９およびビットライン２１０に結合され、ビットライン２０９の電流ＩＡとビットライン２１０の電流ＩＢの和である基準電流ＲＥＦ＿Ｉを発生するように構成される（ただし、電流ＩＡおよび電流ＩＢの一方または両方は以下に記載されるいくつかの状況において実質的にゼロの場合がある）。電流比較器２１６は、ビットライン２０９に結合された入力と、ビットライン２１０に結合された入力と、信号ＳＥＬを供給するための出力とを含む。電流比較器２１６は、電流ＩＡと電流ＩＢの比較に基づいて信号ＳＥＬをアサートまたは非アサート／アサート停止するように構成されてビットライン２０９と２１０のどちらが２つのビットラインの最高電流を有するかを示す。ワード・ライン・ドライバ２０６は、構成信号ＣＯＮＦＩＧを受け取るための入力と、信号ＳＥＬを受け取るための入力と、基準セル２１４および２１５を別々にイネーブルまたはディセーブルするようにワードライン２０７および２０８を選択的に駆動するための出力とを含む。]
[0016] リセット事象などの所定事象に対応して、基準コントローラ１１０はＣＯＮＦＩＧ信号を一時的にアサートする。ＣＯＮＦＩＧ信号のアサーションに対応して、ワード・ライン・ドライバ２０６は、ワードライン２０７およびワードライン２０８の両方をアサートして、基準セル２１４のフローティング・ゲート・トランジスタにビットライン２０９の電流ＩＡを駆動させ、基準セル２１５のフローティング・ゲート・トランジスタにビットライン２１０の電流ＩＢを駆動させる。電流比較器２１６は、結果として生じる電流ＩＡとＩＢを比較して信号ＳＥＬが両電流の関係を反映するようにその出力を構成する。たとえば、電流比較器２１６は、電流ＩＡが電流ＩＢよりも大きいとき信号ＳＥＬをアサートしうるし、電流ＩＡが電流ＩＢよりも小さいとき信号ＳＥＬをアサート停止／非アサートしうる。]
[0017] ワード・ライン・ドライバ２０６は、信号ＳＥＬの状態をラッチし、信号ＳＥＬの状態に基づいて２つの電流の大きい方の電流を供給している基準セルを識別する。この後、ワード・ライン・ドライバ２０６は、他の基準セルに関連するワードラインをアサート停止すると同時に識別された基準セルに関連するワードラインをアサートし続ける。実例で説明すると、基準セル２１４が２つの基準セル２１４および２１５の大きい方の出力電流を有するものと仮定すると、ワード・ライン・ドライバ２０６は、基準セル２１５をディセーブルするためにワードライン２０８をアサート停止し、電流ＩＡを駆動し続けるために基準セル２１４をイネーブルされた状態に保つためにワードライン２０７をアサートし続ける。逆に、基準セル２１５が２つの基準セル２１４および２１５の大きい方の電流を有する場合には、ワード・ライン・ドライバ２０６は、基準セル２１４をディセーブルするためにワードライン２０７をアサート停止し、基準セル２１５をイネーブルされた状態に維持するためにワードライン２０８をアサートし続けることになる。]
[0018] 前述のように、電流和モジュール２１８は、電流ＩＡと電流ＩＢを合計して結果として得られる電流を基準電流ＲＥＦ＿Ｉとして検知増幅器１０４（図１）に供給する。しかし、電流ＩＡおよび電流ＩＢの一方のみが、初期の構成モードの後、実質的に非ゼロであるので、基準電流ＲＥＦ＿Ｉは、２つの基準セルの大きい方の電流を出力する基準セル２１４および２１５の一方の出力電流に等しい。別の実施形態において、電流和モジュール２１８は、ビットライン２０９またはビットライン２１０のいずれかを検知増幅器１０４の対応する入力に選択的に接続するように信号ＳＥＬによって制御されるスイッチマトリクスとして実施されうる。] 図１
[0019] 図２は２つの基準セルを実施する具体的な実施形態を示しており、２つの基準セルから基準電流を選択しうるが、２つより多い基準セルが本開示の範囲から逸脱することなく採用されうる。実例で説明すると、４つの基準セルが採用されうるし、構成信号ＣＯＮＦＩＧが事象に対応してアサートされるときに比較器２１６は４つの基準セルのどれが最高出力電流を駆動しているかを判断しうる。この後、ワード・ライン・ドライバ２０６は、電流和モジュール２１８によって出力される基準電流ＲＥＦ＿Ｉが４つの基準セルの最高出力電流であるように残り３つの基準セルをディセーブルしうる。] 図２
[0020] 図３は、本開示の少なくとも１つの実施形態に従ってＮＶＭデバイス１００の処理方法３００を示す。ブロック３０２において、所定事象がＮＶＭデバイス１００で検出される。所定事象は、たとえば、リセット事象（電源投入事象またはソフトリセット事象など）、特定割込みの発生（たとえば、タイマーによって発生される割込み）、特定命令の実行などを含む。] 図３
[0021] 事象の検出に対応して、ブロック３０４において、ＮＶＭデバイス１００の基準コントローラ１１０は、基準セルアレイ１０８のどの基準セルが最高出力電流を供給するかを判断する。図２を参照して記載されたように、すべての基準セルをイネーブルした後で最高出力電流を識別するために電流比較器を用いることによって最高出力電流を有する基準セルが決定されうる。] 図２
[0022] ブロック３０６において、基準コントローラ１１０は、ＮＶＭアレイ１０２のビットセルを検知するブロック３０４において識別される基準セルの出力電流を使用するようにＮＶＭデバイス１００を構成する。図２で示されるように、この構成は、最高出力電流を有する基準セルをイネーブルするために規定構成２０１のワード・ライン・ドライバ２０６を構成すること、規定構成２０１の出力電流がブロック３０４において識別される基準セルの出力電流に実質的に等しくなるように残りのすべての基準セルをディセーブルすることを含みうる。] 図２
[0023] ブロック３０８において、ブロック３０６において上記のように構成されたＮＶＭデバイス１００でメモリアクセス処理が実行されうる。ブロック３０６において実行された構成は、ブロック３０２の次の反復で別の所定事象が発生するまでブロック３０８におけるメモリアクセス処理に対して継続されうるし、別の所定事象が発生した時点で基準セルはブロック３０４において再評価されうるし、ＮＶＭデバイス１００はブロック３０６において必要に応じて再構成されうる。方法３００の次の反復に対する所定事象は、方法３００の前の反復における事象と同じ事象または異なる事象を含みうる。]
[0024] 図４および５は、本開示の少なくとも１つの実施形態に従って図１および２のＮＶＭデバイス１００の様々な処理例を示すグラフである。両グラフでは、２つの基準セルＲＥＦＡおよびＲＥＦＢ（たとえば、基準セル２１４および２１５、図２）がＮＶＭアレイ１０２のビットセルにおけるデータ値を検知する基準電流を供給することができる。] 図１ 図２ 図４
[0025] 図４において、グラフ４００は、基準セルＲＥＦＡの出力電流を表わす線４０２と基準セルＲＥＦＢの出力電流を表わす線４０４とともに、２つの基準セルＲＥＦＡおよびＲＥＦＢの出力電流（または潜在的な出力電流）を経時的に図示したものである。線４０２および４０４では、実線は、対応する時間における対応する基準セルの実際の出力電流を表わし、破線は、基準セルがその時点でイネーブルされることがあれば、対応する基準セルが対応する時間において発生させうるはずである出力電流を表わす。] 図４
[0026] 時間ｔ０において、ＮＶＭデバイス１００の電源が投入される（事象１）。それに応じて、基準コントローラ１１０は、どの基準セルが最高出力電流を有するかを判断する。この実施例では、最高出力電流を有するのは基準セルＲＥＦＢであると仮定する。したがって、基準コントローラ１１０は、基準セルＲＥＦＡをディセーブルし、基準セルＲＥＦＢの出力電流を、ビットセルを検知する基準電流として利用する。線４０４で示されるように、基準セルＲＥＦＢの出力電流は、最大出力電流Ｉ＿Ｈｉｇｈから最小基準電流Ｉ＿Ｍｉｎに向かう動作中、エラーを検知する前に劣化する。最小基準電流Ｉ＿Ｍｉｎにまで劣化する前に、別の事象（たとえば、ソフトリセットまたはタイマー経過）が時間ｔ１において発生する。それに応じて、基準コントローラ１１０は、基準セルＲＥＦＡおよびＲＥＦＢの両方をイネーブルしてどちらがより高い出力電流を供給するかを判断する。図４の例において、基準セルＲＥＦＡは、時間ｔ１に至るまでの動作による基準セルＲＥＦＢの劣化に起因して時間ｔ１において最高出力電流を供給する。したがって、基準コントローラ１１０は、基準セルＲＥＦＢをディセーブルして、基準セルＲＥＦＡの出力電流を時間ｔ１の後でＮＶＭアレイ１０２のビットセルを検知する基準電流ＲＥＦ＿Ｉとして利用する。] 図４
[0027] 線４０２で示されるように、基準セルＲＥＦＡの出力電流は、時間ｔ１の後の動作中に劣化する。逆に、線４０４で示されるように、ディセーブルされた基準セルＲＥＦＢは、時間ｔ１の後に復帰または「緩和」しうる。したがって、時間ｔ２において、または時間ｔ２の前に、基準セルＲＥＦＡの出力電流は、基準セルＲＥＦＢの潜在的な出力電流よりも小さくなる。それ故に、別の事象が時間ｔ２において発生すると、両方が事象に対応して再評価されるとき基準セルＲＥＦＢは２つの基準の大きい方の出力電流を供給する。したがって、基準コントローラ１１０は、基準セルＲＥＦＡをディセーブルしてイネーブルされた基準セルＲＥＦＢの出力電流を時間ｔ２の後にＮＶＭアレイ１０２のビットセルを検知する基準電流として利用する。その一方で、ディセーブルされた基準セルＲＥＦＡは、基準セルＲＥＦＢが使用されている間に復帰しうる。時間ｔ３において、別の事象が発生し、基準セルＲＥＦＡおよびＲＥＦＢの出力電流を選択するための再評価が再び行なわれる。]
[0028] グラフ４００で示されるように、その組の他の基準セルをディセーブルする一方で検知のための基準セルとして最高出力電流を有する基準セルを選択して利用することによって、その組の基準セルは、使用と不使用が交互に繰り返されて、ある期間中に使用されている基準セルを次の期間中にその最初の出力電流に復帰させることができる。結果的に、基準電流は、最小基準電流Ｉ＿Ｍｉｎよりも高いレベルに維持されうる。対照的に、線４０６で示されるように、単一基準セルの従来の使用法では、最終的に、その出力電流、したがって、ビットセルの検知に使用される基準電流が典型的に検知エラーにつながる最小基準電流Ｉ＿Ｍｉｎ以下の点にまで単一基準セルを劣化させる可能性がある。]
[0029] 図５は、２つの基準セルＲＥＦＡおよびＲＥＦＢの経時的な出力電流（または、潜在的な出力電流）のグラフ５００を、基準セルＲＥＦＡの出力電流を表わす線５０２と基準セルＲＥＦＢの出力電流を表わす線５０４で同様に示す。線５０２および５０４では、実線は、対応する時間における対応する基準セルの実際の出力電流を表わし、破線は、基準セルがその時点でイネーブルされることがあれば、対応する基準セルが対応する時間において発生させうるはずである出力電流を表わす。] 図５
[0030] 時間ｔ０において、ＮＶＭデバイス１００の電源が投入される。それに応じて、基準コントローラ１１０は、どの基準セルが最高出力電流を有するかを判断する。この実施例では、最高出力電流を有するのは基準セルＲＥＦＢであると仮定する。したがって、基準コントローラ１１０は、基準セルＲＥＦＡをディセーブルし、基準セルＲＥＦＢの出力電流を、ビットセルを検知する基準電流として利用する。線５０４で示されるように、基準セルＲＥＦＢの出力電流は、最大出力電流Ｉ＿Ｈｉｇｈから最小基準電流Ｉ＿Ｍｉｎに向かう動作中に劣化する。この実施例では、ＮＶＭデバイス１００が温度Ｔ１（たとえば、８５℃）で動作しているものと仮定する。]
[0031] ＮＶＭデバイス１００の電源は、この後、時間ｔ１とｔ２の間に遮断され、これによって、基準セルＲＥＦＡおよびＲＥＦＢの両方をディセーブルする。結果的に、基準セルＲＥＦＢは、復帰を開始することができる。しかし、時間ｔ１とｔ２との間の期間に、ＮＶＭデバイス１００は、Ｔ２（たとえば、２５℃）の比較的低い周囲温度にある。それ故に、基準セルの復帰速度はその温度にある程度比例するので、基準セルＲＥＦＢは、ＮＶＭデバイス１００の電源が再び投入される時間（時間ｔ２）までに完全には復帰していない。したがって、基準セルＲＥＦＡは、時間ｔ２において比較的高い出力電流を有しており、基準コントローラ１１０は、したがって、時間ｔ２の後のビットセルを検知する基準電流を供給するために基準セルＲＥＦＡを選択する。しかし、ＮＶＭデバイス１００の温度は時間ｔ２の後の動作中に温度Ｔ１まで上昇するので、基準セルＲＥＦＢは、より高速で復帰することができ、したがって、時間ｔ２の後の動作中に基準セルＲＥＦＡの劣化に起因して発生する次の事象に対応して選択されることになる。]
[0032] グラフ５００で示されるように、比較的低い温度に起因して復帰速度が低下している場合でも、比較的低い出力電流を有する基準セルをより完全に復帰させることによって最小電流Ｉ＿Ｍｉｎよりも高い基準電流が維持されうる。対照的に、線５０６で示されるように、単一基準セルの従来の使用法では、最終的に、その出力電流、したがって、ビットセルの検知に使用される基準電流が最小基準電流Ｉ＿Ｍｉｎ以下の点にまで単一基準セルを劣化させる可能性がある。]
[0033] 本開示の一態様に従って、メモリデバイスのビット・セル・アレイの複数のビットセルに関連する複数の基準セルの選択基準セルが、複数の基準セルの最高出力電流を有するものとして最初に決定される。複数のビットセルのビットセルに記憶されるデータ値は、選択基準セルの出力電流を用いて検知される。]
[0034] 本開示の別の態様に従って、ビット・セル・アレイと、ビット・セル・アレイの複数のビットセルに関連する複数の基準セルと、検知増幅器とを備えるメモリが提供される。第１の基準セルの出力電流が第１の事象における第１の複数の基準セルの最高出力電流であるとの判断に対応して、第１の事象において検知増幅器は複数の基準セルの第１の基準セルの出力電流を利用するように構成される。第２の基準セルの出力電流が第１の事象に続く第２の事象における複数の基準セルの最高出力電流であるとの判断に対応して、第２の事象において検知増幅器は複数の基準セルの第２の基準セルの出力電流を利用するように構成される。]
[0035] 本開示のさらに別の態様に従って、メモリデバイスが提供される。メモリデバイスは、複数のビットセルを備えるビット・セル・アレイと、複数のビットセルに関連する複数の基準セルとを含む。メモリデバイスは基準電流を受け取るための入力を備える検知増幅器をさらに含み、検知増幅器は基準電流に基づいてビット・セル・アレイのビットセルに記憶されたデータ値を検知するように構成される。また、メモリデバイスは、選択基準セルが複数の基準セルの最高出力電流を有するとの判断に対応して複数のビットセルのビットセルを検知する基準電流として、複数の基準セルの選択基準セルの出力電流を検知増幅器に供給するように構成された基準コントローラを備える。]
[0036] 前述の説明は、不揮発性メモリに関する読取り基準の調整を含む、多くの具体的な実施形態および詳細を提供することによって、本開示の完全な理解を伝えることが意図されている。しかし、本開示は、これら具体的な実施形態および詳細に限定されるものではなく、これら具体的な実施形態および詳細は単なる例示であり、本開示の範囲は、したがって、以下の特許請求の範囲およびそれらの均等物のみによって限定されるものであることが理解される。当業者は、公知のシステムおよび方法に照らし、具体的な設計などの必要性に応じて意図する目的および利益のために数多くの代替的実施形態で本開示を採用することを評価するはずであることがさらに理解される。]
[0037] 本明細書において、「第１の」および「第２の」などの関連語は、上記の構成要素間または動作間の上記の関係または順序を必ずしも必要とせずにあるいは暗示せずに、１つの構成要素または動作を別の構成要素または動作と区別するためにのみ使用されてもよい。「備える」という用語あるいはこれらの変形形態は、要素のリストを備えるプロセス、方法、品目、あるいは装置がこれらの要素のみを含むのではなく、明示的に列挙されていない他の要素、あるいはこのようなプロセス、方法、品目、または装置に固有の要素を含んでいてもよいように、非排他的包含を網羅することが意図されている。本明細書において使用される「別の」という用語は、「少なくとも第２またはそれ以上の」として定義される。「含む」、「有する」という用語あるいはこれらの変形形態は、「備える」と定義される。電気光学技術に関連して本明細書において使用される「結合される」という用語は、必ずしも直接的ではなく、また必ずしも機械的ではないが、「接続される」と定義される。]

权利要求:

請求項1
方法であって、第１の時間における複数の基準セルの最高出力電流を有するものとして、メモリデバイスのビット・セル・アレイの複数のビットセルに関連する前記複数の基準セルの第１の基準セルを前記第１の時間において決定すること、前記第１の基準セルの第１の出力電流を用いて前記複数のビットセルの第１のビットセルに記憶されたデータ値を検知することを備える方法。
請求項2
前記第１の時間に続く第２の時間における複数の基準セルの最高出力電流を有するものとして、前記複数の基準セルの第２の基準セルを前記第２の時間において決定すること、前記第２の基準セルの第２の出力電流を用いて前記複数のビットセルの第２のビットセルに記憶されたデータ値を検知することをさらに備える、請求項１に記載の方法。
請求項3
前記第１の時間と前記第２の時間との間の第１の期間に前記第１の基準セルを除く前記複数の基準セルの各基準セルをディセーブルすること、前記第２の時間の後の第２の期間に前記第２の基準セルを除く前記複数の基準セルの各基準セルをディセーブルすることをさらに備える、請求項１に記載の方法。
請求項4
前記第１の時間において前記複数の基準セルの最高出力電流を有するものとして前記第１の基準セルを決定することは、第１の事象に対応して前記複数の基準セルの最高出力電流を有するものとして前記第１の基準セルを決定することを備え、前記第２の時間において前記複数の基準セルの最高出力電流を有するものとして前記第２の基準セルを決定することは、前記第１の事象に続く第２の事象に対応して前記複数の基準セルの最高出力電流を有するものとして前記第２の基準セルを決定することを備える、請求項３に記載の方法。
請求項5
前記第１の事象および前記第２の事象の各々がそれぞれ、電源投入事象と、リセット事象と、割込み事象と、所定期間の経過とからなる群から選択される１つを備える、請求項４に記載の方法。
請求項6
前記第２の時間に続く第３の時間における前記複数の基準セルの最高出力電流を有するものとして前記複数の基準セルの前記第１の基準セルを前記第３の時間において決定すること、前記第１の基準セルの第３の出力電流を用いて前記複数のビットセルの第３のビットセルに記憶されたデータ値を検知することをさらに備える、請求項３に記載の方法。
請求項7
前記第１の時間と前記第２の時間との間の第１の期間に前記第１の基準セルを除く前記複数の基準セルの各基準セルをディセーブルすること、前記第２の時間と前記第３の時間との間の第２の期間に前記第２の基準セルを除く前記複数の基準セルの各基準セルをディセーブルすること、前記第３の時間の後の第３の期間に前記第１の基準セルを除く前記複数の基準セルの各基準セルをディセーブルすることをさらに備える、請求項６に記載の方法。
請求項8
前記第１の時間の後の期間に前記第１の基準セルを除く前記複数の基準セルの各基準セルをディセーブルすることをさらに備える、請求項１に記載の方法。
請求項9
方法であって、ビット・セル・アレイと、前記ビット・セル・アレイの複数のビットセルに関連する複数の基準セルと、検知増幅器とを備えるメモリを供給すること、前記第１の基準セルの前記出力電流が第１の事象における前記複数の基準セルの最大出力電流であると判断することに対応して、前記第１の事象において前記複数の基準セルの第１の基準セルの出力電流を利用するように前記検知増幅器を構成すること、前記第２の基準セルの前記出力電流が前記第１の事象に続く第２の事象における前記複数の基準セルの最大出力電流であると判断することに対応して、前記第２の事象において前記複数の基準セルの第２の基準セルの出力電流を利用するように前記検知増幅器を構成することを備える方法。
請求項10
前記第１の基準セルの前記出力電流は第３の事象における前記複数の基準セルの前記最高出力電流であると判断することに対応して、前記第３の事象において前記第１の基準セルの前記出力電流を利用するように前記検知増幅器を構成することをさらに備える、請求項９に記載の方法。
請求項11
前記第３の事象は前記第２の事象に続く、請求項１０に記載の方法。
請求項12
前記第３の事象は前記第１の事象に続き、前記第２の事象に先立つ、請求項１０に記載の方法。
請求項13
前記第１の事象の後の第１の期間に、前記第１の基準セルの前記出力電流を用いて前記複数のビットセルのビットセルに記憶されたデータ値を検知すること、前記第２の事象の後の第２の期間に、前記第２の基準セルの前記出力電流を用いて前記複数のビットセルのビットセルに記憶されたデータ値を検知することをさらに備える、請求項９に記載の方法。
請求項14
前記第１の基準セルの前記出力電流を利用するように前記検知増幅器を構成することは、前記第１の基準セルを除く前記複数の基準ビットセルをディセーブルすることを備え、前記第２の基準セルの前記出力電流を利用するように前記検知増幅器を構成することは、前記第２の基準セルを除く前記複数の基準ビットセルをディセーブルすることを備える、請求項９に記載の方法。
請求項15
メモリデバイスであって、複数のビットセルを備えるビット・セル・アレイと、前記複数のビットセルに関連する複数の基準セルと、基準電流を受け取るための入力を備える検知増幅器であって、前記基準電流に基づいて前記ビット・セル・アレイのビットセルに記憶されたデータ値を検知するように構成される前記検知増幅器と、前記複数の基準セルの第１の基準セルの出力電流を、前記複数の基準セルの最高出力電流を有するものとして前記第１の基準セルを決定することに対応して、前記複数のビットセルのビットセルを検知する前記基準電流として前記検知増幅器に供給するように構成される基準コントローラとを備えるメモリデバイス。
請求項16
前記基準コントローラは事象に対応して前記第１の基準セルを決定するように構成される、請求項１５に記載のメモリデバイス。
請求項17
前記事象は、電源投入事象と、リセット事象と、割込み事象と、所定期間の経過とからなる群から選択される１つを備える、請求項１６に記載のメモリデバイス。
請求項18
前記基準コントローラは、前記複数の基準セルの第１の基準セルの電流電極に結合された第１の入力と、前記複数の基準セルの第２の基準セルの電流電極に結合された第２の入力とを備える比較器であって、前記第１の入力で検出される第１の電流と第２の入力で検出される第２の電流との比較を表す出力値を供給するように構成される前記比較器と、前記複数の基準セルの前記第１の基準セルの制御電極に結合された第１のワードラインと、前記第２の基準セルの制御電極に結合された第２のワードラインとを備えるワード・ライン・ドライバであって、前記比較器の前記出力値に基づいて前記第１のワードラインと前記第２のワードラインの一方を選択的にイネーブルするように構成される前記ワード・ライン・ドライバとを備える、請求項１５に記載のメモリデバイス。
請求項19
前記基準コントローラは、前記第１の基準セルおよび前記第２の基準セルの少なくとも一方の電流に基づく前記基準電流を供給するように構成された電流和モジュールをさらに備える、請求項１８に記載のメモリデバイス。
請求項20
前記メモリデバイスは不揮発性メモリデバイスを備える、請求項１５に記載のメモリデバイス。